[SPARC] Fix 8 and 16-bit atomic load and store.
[lldb.git] / llvm / lib / Target / Sparc / SparcInstrInfo.td
1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the Sparc instructions in TableGen format.
11 //
12 //===----------------------------------------------------------------------===//
13
14 //===----------------------------------------------------------------------===//
15 // Instruction format superclass
16 //===----------------------------------------------------------------------===//
17
18 include "SparcInstrFormats.td"
19
20 //===----------------------------------------------------------------------===//
21 // Feature predicates.
22 //===----------------------------------------------------------------------===//
23
24 // True when generating 32-bit code.
25 def Is32Bit : Predicate<"!Subtarget->is64Bit()">;
26
27 // True when generating 64-bit code. This also implies HasV9.
28 def Is64Bit : Predicate<"Subtarget->is64Bit()">;
29
30 // HasV9 - This predicate is true when the target processor supports V9
31 // instructions.  Note that the machine may be running in 32-bit mode.
32 def HasV9   : Predicate<"Subtarget->isV9()">,
33               AssemblerPredicate<"FeatureV9">;
34
35 // HasNoV9 - This predicate is true when the target doesn't have V9
36 // instructions.  Use of this is just a hack for the isel not having proper
37 // costs for V8 instructions that are more expensive than their V9 ones.
38 def HasNoV9 : Predicate<"!Subtarget->isV9()">;
39
40 // HasVIS - This is true when the target processor has VIS extensions.
41 def HasVIS : Predicate<"Subtarget->isVIS()">,
42              AssemblerPredicate<"FeatureVIS">;
43 def HasVIS2 : Predicate<"Subtarget->isVIS2()">,
44              AssemblerPredicate<"FeatureVIS2">;
45 def HasVIS3 : Predicate<"Subtarget->isVIS3()">,
46              AssemblerPredicate<"FeatureVIS3">;
47
48 // HasHardQuad - This is true when the target processor supports quad floating
49 // point instructions.
50 def HasHardQuad : Predicate<"Subtarget->hasHardQuad()">;
51
52 // HasLeonCASA - This is true when the target processor supports the CASA
53 // instruction
54 def HasLeonCASA : Predicate<"Subtarget->hasLeonCasa()">;
55
56 // HasUMAC_SMAC - This is true when the target processor supports the
57 // UMAC and SMAC instructions
58 def HasUMAC_SMAC : Predicate<"Subtarget->hasUmacSmac()">;
59
60 // UseDeprecatedInsts - This predicate is true when the target processor is a
61 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
62 // to use when appropriate.  In either of these cases, the instruction selector
63 // will pick deprecated instructions.
64 def UseDeprecatedInsts : Predicate<"Subtarget->useDeprecatedV8Instructions()">;
65
66 //===----------------------------------------------------------------------===//
67 // Instruction Pattern Stuff
68 //===----------------------------------------------------------------------===//
69
70 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
71
72 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
73
74 def LO10 : SDNodeXForm<imm, [{
75   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023, SDLoc(N),
76                                    MVT::i32);
77 }]>;
78
79 def HI22 : SDNodeXForm<imm, [{
80   // Transformation function: shift the immediate value down into the low bits.
81   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, SDLoc(N),
82                                    MVT::i32);
83 }]>;
84
85 def SETHIimm : PatLeaf<(imm), [{
86   return isShiftedUInt<22, 10>(N->getZExtValue());
87 }], HI22>;
88
89 // Addressing modes.
90 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
91 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
92
93 // Address operands
94 def SparcMEMrrAsmOperand : AsmOperandClass {
95   let Name = "MEMrr";
96   let ParserMethod = "parseMEMOperand";
97 }
98
99 def SparcMEMriAsmOperand : AsmOperandClass {
100   let Name = "MEMri";
101   let ParserMethod = "parseMEMOperand";
102 }
103
104 def MEMrr : Operand<iPTR> {
105   let PrintMethod = "printMemOperand";
106   let MIOperandInfo = (ops ptr_rc, ptr_rc);
107   let ParserMatchClass = SparcMEMrrAsmOperand;
108 }
109 def MEMri : Operand<iPTR> {
110   let PrintMethod = "printMemOperand";
111   let MIOperandInfo = (ops ptr_rc, i32imm);
112   let ParserMatchClass = SparcMEMriAsmOperand;
113 }
114
115 def TLSSym : Operand<iPTR>;
116
117 // Branch targets have OtherVT type.
118 def brtarget : Operand<OtherVT> {
119   let EncoderMethod = "getBranchTargetOpValue";
120 }
121
122 def bprtarget : Operand<OtherVT> {
123   let EncoderMethod = "getBranchPredTargetOpValue";
124 }
125
126 def bprtarget16 : Operand<OtherVT> {
127   let EncoderMethod = "getBranchOnRegTargetOpValue";
128 }
129
130 def calltarget : Operand<i32> {
131   let EncoderMethod = "getCallTargetOpValue";
132   let DecoderMethod = "DecodeCall";
133 }
134
135 def simm13Op : Operand<i32> {
136   let DecoderMethod = "DecodeSIMM13";
137 }
138
139 // Operand for printing out a condition code.
140 let PrintMethod = "printCCOperand" in
141   def CCOp : Operand<i32>;
142
143 def SDTSPcmpicc :
144 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
145 def SDTSPcmpfcc :
146 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
147 def SDTSPbrcc :
148 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
149 def SDTSPselectcc :
150 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
151 def SDTSPFTOI :
152 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
153 def SDTSPITOF :
154 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
155 def SDTSPFTOX :
156 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
157 def SDTSPXTOF :
158 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
159
160 def SDTSPtlsadd :
161 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
162 def SDTSPtlsld :
163 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
164
165 def SDTSPeh_sjlj_setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
166 def SDTSPeh_sjlj_longjmp: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
167
168 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
169 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
170 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
171 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
172 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
173
174 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
175 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
176
177 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
178 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
179 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
180 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
181
182 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
183 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
184 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
185
186 def SPsjlj_setjmp: SDNode<"SPISD::EH_SJLJ_SETJMP",
187                           SDTSPeh_sjlj_setjmp,
188                           [SDNPHasChain, SDNPSideEffect]>;
189 def SPsjlj_longjmp: SDNode<"SPISD::EH_SJLJ_LONGJMP",
190                            SDTSPeh_sjlj_longjmp,
191                            [SDNPHasChain, SDNPSideEffect]>;
192
193 //  These are target-independent nodes, but have target-specific formats.
194 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
195 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
196                                         SDTCisVT<1, i32> ]>;
197
198 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
199                            [SDNPHasChain, SDNPOutGlue]>;
200 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
201                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
202
203 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
204 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
205                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
206                             SDNPVariadic]>;
207
208 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
209 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
210                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
211
212 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
213                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
214
215 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
216 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
217 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
218                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
219                              SDNPVariadic]>;
220
221 def getPCX        : Operand<iPTR> {
222   let PrintMethod = "printGetPCX";
223 }
224
225 //===----------------------------------------------------------------------===//
226 // SPARC Flag Conditions
227 //===----------------------------------------------------------------------===//
228
229 // Note that these values must be kept in sync with the CCOp::CondCode enum
230 // values.
231 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
232 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
233 def ICC_E   : ICC_VAL< 1>;  // Equal
234 def ICC_G   : ICC_VAL<10>;  // Greater
235 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
236 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
237 def ICC_L   : ICC_VAL< 3>;  // Less
238 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
239 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
240 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
241 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
242 def ICC_POS : ICC_VAL<14>;  // Positive
243 def ICC_NEG : ICC_VAL< 6>;  // Negative
244 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
245 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
246
247 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
248 def FCC_U   : FCC_VAL<23>;  // Unordered
249 def FCC_G   : FCC_VAL<22>;  // Greater
250 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
251 def FCC_L   : FCC_VAL<20>;  // Less
252 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
253 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
254 def FCC_NE  : FCC_VAL<17>;  // Not Equal
255 def FCC_E   : FCC_VAL<25>;  // Equal
256 def FCC_UE  : FCC_VAL<26>;  // Unordered or Equal
257 def FCC_GE  : FCC_VAL<27>;  // Greater or Equal
258 def FCC_UGE : FCC_VAL<28>;  // Unordered or Greater or Equal
259 def FCC_LE  : FCC_VAL<29>;  // Less or Equal
260 def FCC_ULE : FCC_VAL<30>;  // Unordered or Less or Equal
261 def FCC_O   : FCC_VAL<31>;  // Ordered
262
263 class CPCC_VAL<int N> : PatLeaf<(i32 N)>;
264 def CPCC_3   : CPCC_VAL<39>;  // 3
265 def CPCC_2   : CPCC_VAL<38>;  // 2
266 def CPCC_23  : CPCC_VAL<37>;  // 2 or 3
267 def CPCC_1   : CPCC_VAL<36>;  // 1
268 def CPCC_13  : CPCC_VAL<35>;  // 1 or 3
269 def CPCC_12  : CPCC_VAL<34>;  // 1 or 2
270 def CPCC_123 : CPCC_VAL<33>;  // 1 or 2 or 3
271 def CPCC_0   : CPCC_VAL<41>;  // 0
272 def CPCC_03  : CPCC_VAL<42>;  // 0 or 3
273 def CPCC_02  : CPCC_VAL<43>;  // 0 or 2
274 def CPCC_023 : CPCC_VAL<44>;  // 0 or 2 or 3
275 def CPCC_01  : CPCC_VAL<45>;  // 0 or 1
276 def CPCC_013 : CPCC_VAL<46>;  // 0 or 1 or 3
277 def CPCC_012 : CPCC_VAL<47>;  // 0 or 1 or 2
278
279 //===----------------------------------------------------------------------===//
280 // Instruction Class Templates
281 //===----------------------------------------------------------------------===//
282
283 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
284 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
285                  RegisterClass RC, ValueType Ty, Operand immOp,
286                  InstrItinClass itin = IIC_iu_instr> {
287   def rr  : F3_1<2, Op3Val,
288                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
289                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
290                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))],
291                  itin>;
292   def ri  : F3_2<2, Op3Val,
293                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
294                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
295                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))],
296                  itin>;
297 }
298
299 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
300 /// pattern.
301 multiclass F3_12np<string OpcStr, bits<6> Op3Val, InstrItinClass itin = IIC_iu_instr> {
302   def rr  : F3_1<2, Op3Val,
303                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
304                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), [],
305                  itin>;
306   def ri  : F3_2<2, Op3Val,
307                  (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
308                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), [],
309                  itin>;
310 }
311
312 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
313 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
314            RegisterClass RC, ValueType Ty, InstrItinClass itin = IIC_iu_instr> {
315   def rr  : F3_1<3, Op3Val,
316                  (outs RC:$dst), (ins MEMrr:$addr),
317                  !strconcat(OpcStr, " [$addr], $dst"),
318                  [(set Ty:$dst, (OpNode ADDRrr:$addr))],
319                  itin>;
320   def ri  : F3_2<3, Op3Val,
321                  (outs RC:$dst), (ins MEMri:$addr),
322                  !strconcat(OpcStr, " [$addr], $dst"),
323                  [(set Ty:$dst, (OpNode ADDRri:$addr))],
324                  itin>;
325 }
326
327 // TODO: Instructions of the LoadASI class are currently asm only; hooking up
328 // CodeGen's address spaces to use these is a future task.
329 class LoadASI<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
330               RegisterClass RC, ValueType Ty, InstrItinClass itin = NoItinerary> :
331   F3_1_asi<3, Op3Val, (outs RC:$dst), (ins MEMrr:$addr, i8imm:$asi),
332                 !strconcat(OpcStr, "a [$addr] $asi, $dst"),
333                 []>;
334
335 // LoadA multiclass - As above, but also define alternate address space variant
336 multiclass LoadA<string OpcStr, bits<6> Op3Val, bits<6> LoadAOp3Val,
337                  SDPatternOperator OpNode, RegisterClass RC, ValueType Ty,
338                  InstrItinClass itin = NoItinerary> :
339              Load<OpcStr, Op3Val, OpNode, RC, Ty, itin> {
340   def Arr  : LoadASI<OpcStr, LoadAOp3Val, OpNode, RC, Ty>;
341 }
342
343 // The LDSTUB instruction is supported for asm only.
344 // It is unlikely that general-purpose code could make use of it.
345 // CAS is preferred for sparc v9.
346 def LDSTUBrr : F3_1<3, 0b001101, (outs IntRegs:$dst), (ins MEMrr:$addr),
347                     "ldstub [$addr], $dst", []>;
348 def LDSTUBri : F3_2<3, 0b001101, (outs IntRegs:$dst), (ins MEMri:$addr),
349                     "ldstub [$addr], $dst", []>;
350 def LDSTUBArr : F3_1_asi<3, 0b011101, (outs IntRegs:$dst),
351                          (ins MEMrr:$addr, i8imm:$asi),
352                          "ldstuba [$addr] $asi, $dst", []>;
353
354 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
355 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
356            RegisterClass RC, ValueType Ty, InstrItinClass itin = IIC_st> {
357   def rr  : F3_1<3, Op3Val,
358                  (outs), (ins MEMrr:$addr, RC:$rd),
359                  !strconcat(OpcStr, " $rd, [$addr]"),
360                  [(OpNode Ty:$rd, ADDRrr:$addr)],
361                  itin>;
362   def ri  : F3_2<3, Op3Val,
363                  (outs), (ins MEMri:$addr, RC:$rd),
364                  !strconcat(OpcStr, " $rd, [$addr]"),
365                  [(OpNode Ty:$rd, ADDRri:$addr)],
366                  itin>;
367 }
368
369 // TODO: Instructions of the StoreASI class are currently asm only; hooking up
370 // CodeGen's address spaces to use these is a future task.
371 class StoreASI<string OpcStr, bits<6> Op3Val,
372                SDPatternOperator OpNode, RegisterClass RC, ValueType Ty,
373                InstrItinClass itin = IIC_st> :
374   F3_1_asi<3, Op3Val, (outs), (ins MEMrr:$addr, RC:$rd, i8imm:$asi),
375            !strconcat(OpcStr, "a $rd, [$addr] $asi"),
376            [],
377            itin>;
378
379 multiclass StoreA<string OpcStr, bits<6> Op3Val, bits<6> StoreAOp3Val,
380                   SDPatternOperator OpNode, RegisterClass RC, ValueType Ty,
381                   InstrItinClass itin = IIC_st> :
382              Store<OpcStr, Op3Val, OpNode, RC, Ty> {
383   def Arr : StoreASI<OpcStr, StoreAOp3Val, OpNode, RC, Ty, itin>;
384 }
385
386 //===----------------------------------------------------------------------===//
387 // Instructions
388 //===----------------------------------------------------------------------===//
389
390 // Pseudo instructions.
391 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
392    : InstSP<outs, ins, asmstr, pattern> {
393   let isCodeGenOnly = 1;
394   let isPseudo = 1;
395 }
396
397 // GETPCX for PIC
398 let Defs = [O7] in {
399   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
400 }
401
402 let Defs = [O6], Uses = [O6] in {
403 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
404                                "!ADJCALLSTACKDOWN $amt",
405                                [(callseq_start timm:$amt)]>;
406 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
407                             "!ADJCALLSTACKUP $amt1",
408                             [(callseq_end timm:$amt1, timm:$amt2)]>;
409 }
410
411 let hasSideEffects = 1, mayStore = 1 in {
412   let rd = 0, rs1 = 0, rs2 = 0 in
413     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
414                       "flushw",
415                       [(flushw)]>, Requires<[HasV9]>;
416   let rd = 0, rs1 = 1, simm13 = 3 in
417     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
418                    "ta 3",
419                    [(flushw)]>;
420 }
421
422 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
423 // instruction selection into a branch sequence.  This has to handle all
424 // permutations of selection between i32/f32/f64 on ICC and FCC.
425 // Expanded after instruction selection.
426 let Uses = [ICC], usesCustomInserter = 1 in {
427   def SELECT_CC_Int_ICC
428    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
429             "; SELECT_CC_Int_ICC PSEUDO!",
430             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
431   def SELECT_CC_FP_ICC
432    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
433             "; SELECT_CC_FP_ICC PSEUDO!",
434             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
435
436   def SELECT_CC_DFP_ICC
437    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
438             "; SELECT_CC_DFP_ICC PSEUDO!",
439             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
440
441   def SELECT_CC_QFP_ICC
442    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
443             "; SELECT_CC_QFP_ICC PSEUDO!",
444             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
445 }
446
447 let usesCustomInserter = 1, Uses = [FCC0] in {
448
449   def SELECT_CC_Int_FCC
450    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
451             "; SELECT_CC_Int_FCC PSEUDO!",
452             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
453
454   def SELECT_CC_FP_FCC
455    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
456             "; SELECT_CC_FP_FCC PSEUDO!",
457             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
458   def SELECT_CC_DFP_FCC
459    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
460             "; SELECT_CC_DFP_FCC PSEUDO!",
461             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
462   def SELECT_CC_QFP_FCC
463    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
464             "; SELECT_CC_QFP_FCC PSEUDO!",
465             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
466 }
467
468 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
469   let Defs = [WIM] in
470   def EH_SJLJ_SETJMP32ri  : Pseudo<(outs IntRegs:$dst), (ins MEMri:$buf),
471                             "#EH_SJLJ_SETJMP32",
472                             [(set i32:$dst, (SPsjlj_setjmp ADDRri:$buf))]>,
473                             Requires<[Is32Bit]>;
474   def EH_SJLJ_SETJMP32rr  : Pseudo<(outs IntRegs:$dst), (ins MEMrr:$buf),
475                             "#EH_SJLJ_SETJMP32",
476                             [(set i32:$dst, (SPsjlj_setjmp ADDRrr:$buf))]>,
477                             Requires<[Is32Bit]>;
478   let isTerminator = 1 in
479   def EH_SJLJ_LONGJMP32ri : Pseudo<(outs), (ins MEMri:$buf),
480                             "#EH_SJLJ_LONGJMP32",
481                             [(SPsjlj_longjmp ADDRri:$buf)]>,
482                             Requires<[Is32Bit]>;
483   def EH_SJLJ_LONGJMP32rr : Pseudo<(outs), (ins MEMrr:$buf),
484                             "#EH_SJLJ_LONGJMP32",
485                             [(SPsjlj_longjmp ADDRrr:$buf)]>,
486                             Requires<[Is32Bit]>;
487 }
488
489 // Section B.1 - Load Integer Instructions, p. 90
490 let DecoderMethod = "DecodeLoadInt" in {
491   defm LDSB : LoadA<"ldsb", 0b001001, 0b011001, sextloadi8,  IntRegs, i32>;
492   defm LDSH : LoadA<"ldsh", 0b001010, 0b011010, sextloadi16, IntRegs, i32>;
493   defm LDUB : LoadA<"ldub", 0b000001, 0b010001, zextloadi8,  IntRegs, i32>;
494   defm LDUH : LoadA<"lduh", 0b000010, 0b010010, zextloadi16, IntRegs, i32>;
495   defm LD   : LoadA<"ld",   0b000000, 0b010000, load,        IntRegs, i32>;
496 }
497
498 let DecoderMethod = "DecodeLoadIntPair" in
499   defm LDD : LoadA<"ldd", 0b000011, 0b010011, load, IntPair, v2i32, IIC_ldd>;
500
501 // Section B.2 - Load Floating-point Instructions, p. 92
502 let DecoderMethod = "DecodeLoadFP" in {
503   defm LDF   : Load<"ld",  0b100000, load,    FPRegs,  f32, IIC_iu_or_fpu_instr>;
504   def LDFArr : LoadASI<"ld",  0b110000, load, FPRegs,  f32, IIC_iu_or_fpu_instr>,
505                 Requires<[HasV9]>;
506 }
507 let DecoderMethod = "DecodeLoadDFP" in {
508   defm LDDF   : Load<"ldd", 0b100011, load,    DFPRegs, f64, IIC_ldd>;
509   def LDDFArr : LoadASI<"ldd", 0b110011, load, DFPRegs, f64>,
510                  Requires<[HasV9]>;
511 }
512 let DecoderMethod = "DecodeLoadQFP" in
513   defm LDQF  : LoadA<"ldq", 0b100010, 0b110010, load, QFPRegs, f128>,
514                Requires<[HasV9, HasHardQuad]>;
515
516 let DecoderMethod = "DecodeLoadCP" in 
517   defm LDC   : Load<"ld", 0b110000, load, CoprocRegs, i32>; 
518 let DecoderMethod = "DecodeLoadCPPair" in 
519   defm LDDC   : Load<"ldd", 0b110011, load, CoprocPair, v2i32, IIC_ldd>;
520
521 let DecoderMethod = "DecodeLoadCP", Defs = [CPSR] in {
522   let rd = 0 in {
523     def LDCSRrr : F3_1<3, 0b110001, (outs), (ins MEMrr:$addr),
524                        "ld [$addr], %csr", []>;
525     def LDCSRri : F3_2<3, 0b110001, (outs), (ins MEMri:$addr),
526                        "ld [$addr], %csr", []>;
527   }
528 }
529   
530 let DecoderMethod = "DecodeLoadFP" in
531   let Defs = [FSR] in {
532     let rd = 0 in {
533       def LDFSRrr : F3_1<3, 0b100001, (outs), (ins MEMrr:$addr),
534                      "ld [$addr], %fsr", [], IIC_iu_or_fpu_instr>;
535       def LDFSRri : F3_2<3, 0b100001, (outs), (ins MEMri:$addr),
536                      "ld [$addr], %fsr", [], IIC_iu_or_fpu_instr>;
537     }
538     let rd = 1 in {
539       def LDXFSRrr : F3_1<3, 0b100001, (outs), (ins MEMrr:$addr),
540                      "ldx [$addr], %fsr", []>, Requires<[HasV9]>;
541       def LDXFSRri : F3_2<3, 0b100001, (outs), (ins MEMri:$addr),
542                      "ldx [$addr], %fsr", []>, Requires<[HasV9]>;
543     }
544   }
545
546 // Section B.4 - Store Integer Instructions, p. 95
547 let DecoderMethod = "DecodeStoreInt" in {
548   defm STB   : StoreA<"stb", 0b000101, 0b010101, truncstorei8,  IntRegs, i32>;
549   defm STH   : StoreA<"sth", 0b000110, 0b010110, truncstorei16, IntRegs, i32>;
550   defm ST    : StoreA<"st",  0b000100, 0b010100, store,         IntRegs, i32>;
551 }
552
553 let DecoderMethod = "DecodeStoreIntPair" in
554   defm STD   : StoreA<"std", 0b000111, 0b010111, store, IntPair, v2i32, IIC_std>;
555
556 // Section B.5 - Store Floating-point Instructions, p. 97
557 let DecoderMethod = "DecodeStoreFP" in {
558   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
559   def STFArr : StoreASI<"st",  0b110100, store,      FPRegs,  f32>,
560                Requires<[HasV9]>;
561 }
562 let DecoderMethod = "DecodeStoreDFP" in {
563   defm STDF   : Store<"std", 0b100111, store,         DFPRegs, f64, IIC_std>;
564   def STDFArr : StoreASI<"std", 0b110111, store,      DFPRegs, f64>,
565                 Requires<[HasV9]>;
566 }
567 let DecoderMethod = "DecodeStoreQFP" in
568   defm STQF  : StoreA<"stq", 0b100110, 0b110110, store, QFPRegs, f128>,
569                Requires<[HasV9, HasHardQuad]>;
570
571 let DecoderMethod = "DecodeStoreCP" in 
572   defm STC   : Store<"st", 0b110100, store, CoprocRegs, i32>; 
573   
574 let DecoderMethod = "DecodeStoreCPPair" in 
575   defm STDC   : Store<"std", 0b110111, store, CoprocPair, v2i32, IIC_std>;
576   
577 let DecoderMethod = "DecodeStoreCP", rd = 0 in {
578   let Defs = [CPSR] in {
579     def STCSRrr : F3_1<3, 0b110101, (outs MEMrr:$addr), (ins),
580                        "st %csr, [$addr]", [], IIC_st>;
581     def STCSRri : F3_2<3, 0b110101, (outs MEMri:$addr), (ins),
582                        "st %csr, [$addr]", [], IIC_st>;
583   }
584   let Defs = [CPQ] in {
585     def STDCQrr : F3_1<3, 0b110110, (outs MEMrr:$addr), (ins),
586                        "std %cq, [$addr]", [], IIC_std>;
587     def STDCQri : F3_2<3, 0b110110, (outs MEMri:$addr), (ins),
588                        "std %cq, [$addr]", [], IIC_std>;
589   }
590 }
591
592 let DecoderMethod = "DecodeStoreFP" in {
593   let rd = 0 in {
594     let Defs = [FSR] in {
595       def STFSRrr : F3_1<3, 0b100101, (outs MEMrr:$addr), (ins),
596                      "st %fsr, [$addr]", [], IIC_st>;
597       def STFSRri : F3_2<3, 0b100101, (outs MEMri:$addr), (ins),
598                      "st %fsr, [$addr]", [], IIC_st>;
599     }
600     let Defs = [FQ] in {
601       def STDFQrr : F3_1<3, 0b100110, (outs MEMrr:$addr), (ins),
602                      "std %fq, [$addr]", [], IIC_std>;
603       def STDFQri : F3_2<3, 0b100110, (outs MEMri:$addr), (ins),
604                      "std %fq, [$addr]", [], IIC_std>;
605     }
606   }
607   let rd = 1, Defs = [FSR] in {
608     def STXFSRrr : F3_1<3, 0b100101, (outs MEMrr:$addr), (ins),
609                    "stx %fsr, [$addr]", []>, Requires<[HasV9]>;
610     def STXFSRri : F3_2<3, 0b100101, (outs MEMri:$addr), (ins),
611                    "stx %fsr, [$addr]", []>, Requires<[HasV9]>;
612   }
613 }
614
615 // Section B.8 - SWAP Register with Memory Instruction
616 // (Atomic swap)
617 let Constraints = "$val = $dst", DecoderMethod = "DecodeSWAP" in {
618   def SWAPrr : F3_1<3, 0b001111,
619                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
620                  "swap [$addr], $dst",
621                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
622   def SWAPri : F3_2<3, 0b001111,
623                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
624                  "swap [$addr], $dst",
625                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
626   def SWAPArr : F3_1_asi<3, 0b011111,
627                  (outs IntRegs:$dst), (ins MEMrr:$addr, i8imm:$asi, IntRegs:$val),
628                  "swapa [$addr] $asi, $dst",
629                  [/*FIXME: pattern?*/]>;
630 }
631
632
633 // Section B.9 - SETHI Instruction, p. 104
634 def SETHIi: F2_1<0b100,
635                  (outs IntRegs:$rd), (ins i32imm:$imm22),
636                  "sethi $imm22, $rd",
637                  [(set i32:$rd, SETHIimm:$imm22)],
638                  IIC_iu_instr>;
639
640 // Section B.10 - NOP Instruction, p. 105
641 // (It's a special case of SETHI)
642 let rd = 0, imm22 = 0 in
643   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
644
645 // Section B.11 - Logical Instructions, p. 106
646 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, simm13Op>;
647
648 def ANDNrr  : F3_1<2, 0b000101,
649                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
650                    "andn $rs1, $rs2, $rd",
651                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
652 def ANDNri  : F3_2<2, 0b000101,
653                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
654                    "andn $rs1, $simm13, $rd", []>;
655
656 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, simm13Op>;
657
658 def ORNrr   : F3_1<2, 0b000110,
659                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
660                    "orn $rs1, $rs2, $rd",
661                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
662 def ORNri   : F3_2<2, 0b000110,
663                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
664                    "orn $rs1, $simm13, $rd", []>;
665 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, simm13Op>;
666
667 def XNORrr  : F3_1<2, 0b000111,
668                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
669                    "xnor $rs1, $rs2, $rd",
670                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
671 def XNORri  : F3_2<2, 0b000111,
672                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
673                    "xnor $rs1, $simm13, $rd", []>;
674
675 let Defs = [ICC] in {
676   defm ANDCC  : F3_12np<"andcc",  0b010001>;
677   defm ANDNCC : F3_12np<"andncc", 0b010101>;
678   defm ORCC   : F3_12np<"orcc",   0b010010>;
679   defm ORNCC  : F3_12np<"orncc",  0b010110>;
680   defm XORCC  : F3_12np<"xorcc",  0b010011>;
681   defm XNORCC : F3_12np<"xnorcc", 0b010111>;
682 }
683
684 // Section B.12 - Shift Instructions, p. 107
685 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, simm13Op>;
686 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, simm13Op>;
687 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, simm13Op>;
688
689 // Section B.13 - Add Instructions, p. 108
690 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, simm13Op>;
691
692 // "LEA" forms of add (patterns to make tblgen happy)
693 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
694   def LEA_ADDri   : F3_2<2, 0b000000,
695                      (outs IntRegs:$dst), (ins MEMri:$addr),
696                      "add ${addr:arith}, $dst",
697                      [(set iPTR:$dst, ADDRri:$addr)]>;
698
699 let Defs = [ICC] in
700   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, simm13Op>;
701
702 let Uses = [ICC] in
703   defm ADDC   : F3_12np<"addx", 0b001000>;
704
705 let Uses = [ICC], Defs = [ICC] in
706   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, simm13Op>;
707
708 // Section B.15 - Subtract Instructions, p. 110
709 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, simm13Op>;
710 let Uses = [ICC], Defs = [ICC] in
711   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, simm13Op>;
712
713 let Defs = [ICC] in
714   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, simm13Op>;
715
716 let Uses = [ICC] in
717   defm SUBC   : F3_12np <"subx", 0b001100>;
718
719 // cmp (from Section A.3) is a specialized alias for subcc
720 let Defs = [ICC], rd = 0 in {
721   def CMPrr   : F3_1<2, 0b010100,
722                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
723                      "cmp $rs1, $rs2",
724                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
725   def CMPri   : F3_2<2, 0b010100,
726                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
727                      "cmp $rs1, $simm13",
728                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
729 }
730
731 // Section B.18 - Multiply Instructions, p. 113
732 let Defs = [Y] in {
733   defm UMUL : F3_12np<"umul", 0b001010, IIC_iu_umul>;
734   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, simm13Op, IIC_iu_smul>;
735 }
736
737 let Defs = [Y, ICC] in {
738   defm UMULCC : F3_12np<"umulcc", 0b011010, IIC_iu_umul>;
739   defm SMULCC : F3_12np<"smulcc", 0b011011, IIC_iu_smul>;
740 }
741
742 let Defs = [Y, ICC], Uses = [Y, ICC] in {
743   defm MULSCC : F3_12np<"mulscc", 0b100100>;
744 }
745
746 // Section B.19 - Divide Instructions, p. 115
747 let Uses = [Y], Defs = [Y] in {
748   defm UDIV : F3_12np<"udiv", 0b001110, IIC_iu_div>;
749   defm SDIV : F3_12np<"sdiv", 0b001111, IIC_iu_div>;
750 }
751
752 let Uses = [Y], Defs = [Y, ICC] in {
753   defm UDIVCC : F3_12np<"udivcc", 0b011110, IIC_iu_div>;
754   defm SDIVCC : F3_12np<"sdivcc", 0b011111, IIC_iu_div>;
755 }
756
757 // Section B.20 - SAVE and RESTORE, p. 117
758 defm SAVE    : F3_12np<"save"   , 0b111100>;
759 defm RESTORE : F3_12np<"restore", 0b111101>;
760
761 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
762
763 // unconditional branch class.
764 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
765   : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
766   let isBranch     = 1;
767   let isTerminator = 1;
768   let hasDelaySlot = 1;
769   let isBarrier    = 1;
770 }
771
772 let cond = 8 in
773   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
774
775
776 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
777
778 // conditional branch class:
779 class BranchSP<dag ins, string asmstr, list<dag> pattern>
780  : F2_2<0b010, 0, (outs), ins, asmstr, pattern, IIC_iu_instr>;
781
782 // conditional branch with annul class:
783 class BranchSPA<dag ins, string asmstr, list<dag> pattern>
784  : F2_2<0b010, 1, (outs), ins, asmstr, pattern, IIC_iu_instr>;
785
786 // Conditional branch class on %icc|%xcc with predication:
787 multiclass IPredBranch<string regstr, list<dag> CCPattern> {
788   def CC    : F2_3<0b001, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
789                    !strconcat("b$cond ", !strconcat(regstr, ", $imm19")),
790                    CCPattern,
791                    IIC_iu_instr>;
792   def CCA   : F2_3<0b001, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
793                    !strconcat("b$cond,a ", !strconcat(regstr, ", $imm19")),
794                    [],
795                    IIC_iu_instr>;
796   def CCNT  : F2_3<0b001, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
797                    !strconcat("b$cond,pn ", !strconcat(regstr, ", $imm19")),
798                    [],
799                    IIC_iu_instr>;
800   def CCANT : F2_3<0b001, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
801                    !strconcat("b$cond,a,pn ", !strconcat(regstr, ", $imm19")),
802                    [],
803                    IIC_iu_instr>;
804 }
805
806 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
807
808
809 // Indirect branch instructions.
810 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
811      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
812   def BINDrr  : F3_1<2, 0b111000,
813                    (outs), (ins MEMrr:$ptr),
814                    "jmp $ptr",
815                    [(brind ADDRrr:$ptr)]>;
816   def BINDri  : F3_2<2, 0b111000,
817                    (outs), (ins MEMri:$ptr),
818                    "jmp $ptr",
819                    [(brind ADDRri:$ptr)]>;
820 }
821
822 let Uses = [ICC] in {
823   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
824                          "b$cond $imm22",
825                         [(SPbricc bb:$imm22, imm:$cond)]>;
826   def BCONDA : BranchSPA<(ins brtarget:$imm22, CCOp:$cond),
827                          "b$cond,a $imm22", []>;
828
829   let Predicates = [HasV9], cc = 0b00 in
830     defm BPI : IPredBranch<"%icc", []>;
831 }
832
833 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
834
835 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
836
837 // floating-point conditional branch class:
838 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
839  : F2_2<0b110, 0, (outs), ins, asmstr, pattern, IIC_fpu_normal_instr>;
840
841 // floating-point conditional branch with annul class:
842 class FPBranchSPA<dag ins, string asmstr, list<dag> pattern>
843  : F2_2<0b110, 1, (outs), ins, asmstr, pattern, IIC_fpu_normal_instr>;
844
845 // Conditional branch class on %fcc0-%fcc3 with predication:
846 multiclass FPredBranch {
847   def CC    : F2_3<0b101, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
848                                          FCCRegs:$cc),
849                   "fb$cond $cc, $imm19", [], IIC_fpu_normal_instr>;
850   def CCA   : F2_3<0b101, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
851                                          FCCRegs:$cc),
852                   "fb$cond,a $cc, $imm19", [], IIC_fpu_normal_instr>;
853   def CCNT  : F2_3<0b101, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
854                                          FCCRegs:$cc),
855                   "fb$cond,pn $cc, $imm19", [], IIC_fpu_normal_instr>;
856   def CCANT : F2_3<0b101, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
857                                          FCCRegs:$cc),
858                   "fb$cond,a,pn $cc, $imm19", [], IIC_fpu_normal_instr>;
859 }
860 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
861
862 let Uses = [FCC0] in {
863   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
864                               "fb$cond $imm22",
865                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
866   def FBCONDA : FPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
867                              "fb$cond,a $imm22", []>;
868 }
869
870 let Predicates = [HasV9] in
871   defm BPF : FPredBranch;
872
873 // Section B.22 - Branch on Co-processor Condition Codes Instructions, p. 123
874 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
875
876 // co-processor conditional branch class:
877 class CPBranchSP<dag ins, string asmstr, list<dag> pattern>
878  : F2_2<0b111, 0, (outs), ins, asmstr, pattern>;
879
880 // co-processor conditional branch with annul class:
881 class CPBranchSPA<dag ins, string asmstr, list<dag> pattern>
882  : F2_2<0b111, 1, (outs), ins, asmstr, pattern>;
883
884 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
885
886 def CBCOND  : CPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
887                           "cb$cond $imm22",
888                           [(SPbrfcc bb:$imm22, imm:$cond)]>;
889 def CBCONDA : CPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
890                            "cb$cond,a $imm22", []>;
891                            
892 // Section B.24 - Call and Link Instruction, p. 125
893 // This is the only Format 1 instruction
894 let Uses = [O6],
895     hasDelaySlot = 1, isCall = 1 in {
896   def CALL : InstSP<(outs), (ins calltarget:$disp, variable_ops),
897                     "call $disp",
898                     [],
899                     IIC_jmp_or_call> {
900     bits<30> disp;
901     let op = 1;
902     let Inst{29-0} = disp;
903   }
904
905   // indirect calls: special cases of JMPL.
906   let isCodeGenOnly = 1, rd = 15 in {
907     def CALLrr : F3_1<2, 0b111000,
908                       (outs), (ins MEMrr:$ptr, variable_ops),
909                       "call $ptr",
910                       [(call ADDRrr:$ptr)],
911                       IIC_jmp_or_call>;
912     def CALLri : F3_2<2, 0b111000,
913                       (outs), (ins MEMri:$ptr, variable_ops),
914                       "call $ptr",
915                       [(call ADDRri:$ptr)],
916                       IIC_jmp_or_call>;
917   }
918 }
919
920 // Section B.25 - Jump and Link Instruction
921
922 // JMPL Instruction.
923 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
924     DecoderMethod = "DecodeJMPL" in {
925   def JMPLrr: F3_1<2, 0b111000,
926                    (outs IntRegs:$dst), (ins MEMrr:$addr),
927                    "jmpl $addr, $dst",
928                    [],
929                    IIC_jmp_or_call>;
930   def JMPLri: F3_2<2, 0b111000,
931                    (outs IntRegs:$dst), (ins MEMri:$addr),
932                    "jmpl $addr, $dst",
933                    [],
934                    IIC_jmp_or_call>;
935 }
936
937 // Section A.3 - Synthetic Instructions, p. 85
938 // special cases of JMPL:
939 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
940     isCodeGenOnly = 1 in {
941   let rd = 0, rs1 = 15 in
942     def RETL: F3_2<2, 0b111000,
943                    (outs), (ins i32imm:$val),
944                    "jmp %o7+$val",
945                    [(retflag simm13:$val)],
946                    IIC_jmp_or_call>;
947
948   let rd = 0, rs1 = 31 in
949     def RET: F3_2<2, 0b111000,
950                   (outs), (ins i32imm:$val),
951                   "jmp %i7+$val",
952                   [],
953                   IIC_jmp_or_call>;
954 }
955
956 // Section B.26 - Return from Trap Instruction
957 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1,
958      isBarrier = 1, rd = 0, DecoderMethod = "DecodeReturn" in {
959   def RETTrr : F3_1<2, 0b111001,
960                    (outs), (ins MEMrr:$addr),
961                    "rett $addr",
962                    [],
963                    IIC_jmp_or_call>;
964   def RETTri : F3_2<2, 0b111001,
965                     (outs), (ins MEMri:$addr),
966                     "rett $addr",
967                     [],
968                     IIC_jmp_or_call>;
969 }
970
971
972 // Section B.27 - Trap on Integer Condition Codes Instruction
973 // conditional branch class:
974 let DecoderNamespace = "SparcV8", DecoderMethod = "DecodeTRAP", hasSideEffects = 1, Uses = [ICC], cc = 0b00 in
975 {
976   def TRAPrr : TRAPSPrr<0b111010,
977                         (outs), (ins IntRegs:$rs1, IntRegs:$rs2, CCOp:$cond),
978                         "t$cond $rs1 + $rs2",
979                         []>;
980   def TRAPri : TRAPSPri<0b111010,
981                         (outs), (ins IntRegs:$rs1, i32imm:$imm, CCOp:$cond),
982                         "t$cond $rs1 + $imm",
983                         []>;
984 }
985
986 multiclass TRAP<string regStr> {
987   def rr : TRAPSPrr<0b111010,
988                     (outs), (ins IntRegs:$rs1, IntRegs:$rs2, CCOp:$cond),
989                     !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $rs2"),
990                     []>;
991   def ri : TRAPSPri<0b111010,
992                     (outs), (ins IntRegs:$rs1, i32imm:$imm, CCOp:$cond),
993                     !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $imm"),
994                     []>;
995 }
996
997 let DecoderNamespace = "SparcV9", DecoderMethod = "DecodeTRAP", Predicates = [HasV9], hasSideEffects = 1, Uses = [ICC], cc = 0b00 in
998   defm TICC : TRAP<"%icc">;
999
1000
1001 let isBarrier = 1, isTerminator = 1, rd = 0b01000, rs1 = 0, simm13 = 5 in
1002   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
1003
1004 // Section B.28 - Read State Register Instructions
1005 let rs2 = 0 in
1006   def RDASR : F3_1<2, 0b101000,
1007                  (outs IntRegs:$rd), (ins ASRRegs:$rs1),
1008                  "rd $rs1, $rd", []>;
1009
1010 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
1011 let Predicates = [HasNoV9] in {
1012   let rs2 = 0, rs1 = 0, Uses=[PSR] in
1013     def RDPSR : F3_1<2, 0b101001,
1014                      (outs IntRegs:$rd), (ins),
1015                      "rd %psr, $rd", []>;
1016
1017   let rs2 = 0, rs1 = 0, Uses=[WIM] in
1018     def RDWIM : F3_1<2, 0b101010,
1019                      (outs IntRegs:$rd), (ins),
1020                      "rd %wim, $rd", []>;
1021
1022   let rs2 = 0, rs1 = 0, Uses=[TBR] in
1023     def RDTBR : F3_1<2, 0b101011,
1024                      (outs IntRegs:$rd), (ins),
1025                      "rd %tbr, $rd", []>;
1026 }
1027
1028 // Section B.29 - Write State Register Instructions
1029 def WRASRrr : F3_1<2, 0b110000,
1030                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
1031                  "wr $rs1, $rs2, $rd", []>;
1032 def WRASRri : F3_2<2, 0b110000,
1033                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
1034                  "wr $rs1, $simm13, $rd", []>;
1035
1036 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
1037 let Predicates = [HasNoV9] in {
1038   let Defs = [PSR], rd=0 in {
1039     def WRPSRrr : F3_1<2, 0b110001,
1040                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
1041                      "wr $rs1, $rs2, %psr", []>;
1042     def WRPSRri : F3_2<2, 0b110001,
1043                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
1044                      "wr $rs1, $simm13, %psr", []>;
1045   }
1046
1047   let Defs = [WIM], rd=0 in {
1048     def WRWIMrr : F3_1<2, 0b110010,
1049                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
1050                      "wr $rs1, $rs2, %wim", []>;
1051     def WRWIMri : F3_2<2, 0b110010,
1052                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
1053                      "wr $rs1, $simm13, %wim", []>;
1054   }
1055
1056   let Defs = [TBR], rd=0 in {
1057     def WRTBRrr : F3_1<2, 0b110011,
1058                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
1059                      "wr $rs1, $rs2, %tbr", []>;
1060     def WRTBRri : F3_2<2, 0b110011,
1061                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
1062                      "wr $rs1, $simm13, %tbr", []>;
1063   }
1064 }
1065
1066 // Section B.30 - STBAR Instruction
1067 let hasSideEffects = 1, rd = 0, rs1 = 0b01111, rs2 = 0 in
1068   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
1069
1070
1071 // Section B.31 - Unimplmented Instruction
1072 let rd = 0 in
1073   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$imm22),
1074                   "unimp $imm22", []>;
1075
1076 // Section B.32 - Flush Instruction Memory
1077 let rd = 0 in {
1078   def FLUSHrr : F3_1<2, 0b111011, (outs), (ins MEMrr:$addr),
1079                        "flush $addr", []>;
1080   def FLUSHri : F3_2<2, 0b111011, (outs), (ins MEMri:$addr),
1081                        "flush $addr", []>;
1082
1083   // The no-arg FLUSH is only here for the benefit of the InstAlias
1084   // "flush", which cannot seem to use FLUSHrr, due to the inability
1085   // to construct a MEMrr with fixed G0 registers.
1086   let rs1 = 0, rs2 = 0 in
1087     def FLUSH   : F3_1<2, 0b111011, (outs), (ins), "flush %g0", []>;
1088 }
1089
1090 // Section B.33 - Floating-point Operate (FPop) Instructions
1091
1092 // Convert Integer to Floating-point Instructions, p. 141
1093 def FITOS : F3_3u<2, 0b110100, 0b011000100,
1094                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
1095                  "fitos $rs2, $rd",
1096                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))],
1097                  IIC_fpu_fast_instr>;
1098 def FITOD : F3_3u<2, 0b110100, 0b011001000,
1099                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
1100                  "fitod $rs2, $rd",
1101                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))],
1102                  IIC_fpu_fast_instr>;
1103 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
1104                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
1105                  "fitoq $rs2, $rd",
1106                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
1107                  Requires<[HasHardQuad]>;
1108
1109 // Convert Floating-point to Integer Instructions, p. 142
1110 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
1111                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
1112                  "fstoi $rs2, $rd",
1113                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))],
1114                  IIC_fpu_fast_instr>;
1115 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
1116                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
1117                  "fdtoi $rs2, $rd",
1118                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))],
1119                  IIC_fpu_fast_instr>;
1120 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
1121                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
1122                  "fqtoi $rs2, $rd",
1123                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
1124                  Requires<[HasHardQuad]>;
1125
1126 // Convert between Floating-point Formats Instructions, p. 143
1127 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
1128                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
1129                  "fstod $rs2, $rd",
1130                  [(set f64:$rd, (fextend f32:$rs2))],
1131                  IIC_fpu_stod>;
1132 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
1133                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
1134                  "fstoq $rs2, $rd",
1135                  [(set f128:$rd, (fextend f32:$rs2))]>,
1136                  Requires<[HasHardQuad]>;
1137 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
1138                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
1139                  "fdtos $rs2, $rd",
1140                  [(set f32:$rd, (fround f64:$rs2))],
1141                  IIC_fpu_fast_instr>;
1142 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
1143                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
1144                  "fdtoq $rs2, $rd",
1145                  [(set f128:$rd, (fextend f64:$rs2))]>,
1146                  Requires<[HasHardQuad]>;
1147 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
1148                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
1149                  "fqtos $rs2, $rd",
1150                  [(set f32:$rd, (fround f128:$rs2))]>,
1151                  Requires<[HasHardQuad]>;
1152 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
1153                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
1154                  "fqtod $rs2, $rd",
1155                  [(set f64:$rd, (fround f128:$rs2))]>,
1156                  Requires<[HasHardQuad]>;
1157
1158 // Floating-point Move Instructions, p. 144
1159 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
1160                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
1161                  "fmovs $rs2, $rd", []>;
1162 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
1163                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
1164                  "fnegs $rs2, $rd",
1165                  [(set f32:$rd, (fneg f32:$rs2))],
1166                  IIC_fpu_negs>;
1167 def FABSS : F3_3u<2, 0b110100, 0b000001001,
1168                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
1169                  "fabss $rs2, $rd",
1170                  [(set f32:$rd, (fabs f32:$rs2))],
1171                  IIC_fpu_abs>;
1172
1173
1174 // Floating-point Square Root Instructions, p.145
1175 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
1176                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
1177                   "fsqrts $rs2, $rd",
1178                   [(set f32:$rd, (fsqrt f32:$rs2))],
1179                   IIC_fpu_sqrts>;
1180 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
1181                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1182                   "fsqrtd $rs2, $rd",
1183                   [(set f64:$rd, (fsqrt f64:$rs2))],
1184                   IIC_fpu_sqrtd>;
1185 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
1186                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1187                   "fsqrtq $rs2, $rd",
1188                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
1189                   Requires<[HasHardQuad]>;
1190
1191
1192
1193 // Floating-point Add and Subtract Instructions, p. 146
1194 def FADDS  : F3_3<2, 0b110100, 0b001000001,
1195                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1196                   "fadds $rs1, $rs2, $rd",
1197                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))],
1198                   IIC_fpu_fast_instr>;
1199 def FADDD  : F3_3<2, 0b110100, 0b001000010,
1200                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1201                   "faddd $rs1, $rs2, $rd",
1202                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))],
1203                   IIC_fpu_fast_instr>;
1204 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
1205                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1206                   "faddq $rs1, $rs2, $rd",
1207                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
1208                   Requires<[HasHardQuad]>;
1209
1210 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
1211                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1212                   "fsubs $rs1, $rs2, $rd",
1213                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))],
1214                   IIC_fpu_fast_instr>;
1215 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
1216                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1217                   "fsubd $rs1, $rs2, $rd",
1218                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))],
1219                   IIC_fpu_fast_instr>;
1220 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
1221                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1222                   "fsubq $rs1, $rs2, $rd",
1223                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
1224                   Requires<[HasHardQuad]>;
1225
1226
1227 // Floating-point Multiply and Divide Instructions, p. 147
1228 def FMULS  : F3_3<2, 0b110100, 0b001001001,
1229                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1230                   "fmuls $rs1, $rs2, $rd",
1231                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))],
1232                   IIC_fpu_muls>;
1233 def FMULD  : F3_3<2, 0b110100, 0b001001010,
1234                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1235                   "fmuld $rs1, $rs2, $rd",
1236                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))],
1237                   IIC_fpu_muld>;
1238 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
1239                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1240                   "fmulq $rs1, $rs2, $rd",
1241                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
1242                   Requires<[HasHardQuad]>;
1243
1244 def FSMULD : F3_3<2, 0b110100, 0b001101001,
1245                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1246                   "fsmuld $rs1, $rs2, $rd",
1247                   [(set f64:$rd, (fmul (fextend f32:$rs1),
1248                                         (fextend f32:$rs2)))],
1249                   IIC_fpu_muld>;
1250 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
1251                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1252                   "fdmulq $rs1, $rs2, $rd",
1253                   [(set f128:$rd, (fmul (fextend f64:$rs1),
1254                                          (fextend f64:$rs2)))]>,
1255                   Requires<[HasHardQuad]>;
1256
1257 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
1258                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1259                  "fdivs $rs1, $rs2, $rd",
1260                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))],
1261                  IIC_fpu_divs>;
1262 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
1263                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1264                  "fdivd $rs1, $rs2, $rd",
1265                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))],
1266                  IIC_fpu_divd>;
1267 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
1268                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1269                  "fdivq $rs1, $rs2, $rd",
1270                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
1271                  Requires<[HasHardQuad]>;
1272
1273 // Floating-point Compare Instructions, p. 148
1274 // Note: the 2nd template arg is different for these guys.
1275 // Note 2: the result of a FCMP is not available until the 2nd cycle
1276 // after the instr is retired, but there is no interlock in Sparc V8.
1277 // This behavior is modeled with a forced noop after the instruction in
1278 // DelaySlotFiller.
1279
1280 let Defs = [FCC0], rd = 0, isCodeGenOnly = 1 in {
1281   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1282                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
1283                    "fcmps $rs1, $rs2",
1284                    [(SPcmpfcc f32:$rs1, f32:$rs2)],
1285                    IIC_fpu_fast_instr>;
1286   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1287                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1288                    "fcmpd $rs1, $rs2",
1289                    [(SPcmpfcc f64:$rs1, f64:$rs2)],
1290                    IIC_fpu_fast_instr>;
1291   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1292                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1293                    "fcmpq $rs1, $rs2",
1294                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
1295                    Requires<[HasHardQuad]>;
1296 }
1297
1298 //===----------------------------------------------------------------------===//
1299 // Instructions for Thread Local Storage(TLS).
1300 //===----------------------------------------------------------------------===//
1301 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
1302 def TLS_ADDrr : F3_1<2, 0b000000,
1303                     (outs IntRegs:$rd),
1304                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
1305                     "add $rs1, $rs2, $rd, $sym",
1306                     [(set i32:$rd,
1307                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
1308
1309 let mayLoad = 1 in
1310   def TLS_LDrr : F3_1<3, 0b000000,
1311                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
1312                       "ld [$addr], $dst, $sym",
1313                       [(set i32:$dst,
1314                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
1315
1316 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
1317   def TLS_CALL : InstSP<(outs),
1318                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
1319                         "call $disp, $sym",
1320                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)],
1321                         IIC_jmp_or_call> {
1322   bits<30> disp;
1323   let op = 1;
1324   let Inst{29-0} = disp;
1325 }
1326 }
1327
1328 //===----------------------------------------------------------------------===//
1329 // V9 Instructions
1330 //===----------------------------------------------------------------------===//
1331
1332 // V9 Conditional Moves.
1333 let Predicates = [HasV9], Constraints = "$f = $rd" in {
1334   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
1335   let Uses = [ICC], intcc = 1, cc = 0b00 in {
1336     def MOVICCrr
1337       : F4_1<0b101100, (outs IntRegs:$rd),
1338              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1339              "mov$cond %icc, $rs2, $rd",
1340              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
1341
1342     def MOVICCri
1343       : F4_2<0b101100, (outs IntRegs:$rd),
1344              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1345              "mov$cond %icc, $simm11, $rd",
1346              [(set i32:$rd,
1347                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
1348   }
1349
1350   let Uses = [FCC0], intcc = 0, cc = 0b00 in {
1351     def MOVFCCrr
1352       : F4_1<0b101100, (outs IntRegs:$rd),
1353              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1354              "mov$cond %fcc0, $rs2, $rd",
1355              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
1356     def MOVFCCri
1357       : F4_2<0b101100, (outs IntRegs:$rd),
1358              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1359              "mov$cond %fcc0, $simm11, $rd",
1360              [(set i32:$rd,
1361                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
1362   }
1363
1364   let Uses = [ICC], intcc = 1, opf_cc = 0b00 in {
1365     def FMOVS_ICC
1366       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1367              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1368              "fmovs$cond %icc, $rs2, $rd",
1369              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
1370     def FMOVD_ICC
1371       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1372                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1373                "fmovd$cond %icc, $rs2, $rd",
1374                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
1375     def FMOVQ_ICC
1376       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1377                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1378                "fmovq$cond %icc, $rs2, $rd",
1379                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
1380                Requires<[HasHardQuad]>;
1381   }
1382
1383   let Uses = [FCC0], intcc = 0, opf_cc = 0b00 in {
1384     def FMOVS_FCC
1385       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1386              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1387              "fmovs$cond %fcc0, $rs2, $rd",
1388              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
1389     def FMOVD_FCC
1390       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1391              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1392              "fmovd$cond %fcc0, $rs2, $rd",
1393              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
1394     def FMOVQ_FCC
1395       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1396              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1397              "fmovq$cond %fcc0, $rs2, $rd",
1398              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
1399              Requires<[HasHardQuad]>;
1400   }
1401
1402 }
1403
1404 // Floating-Point Move Instructions, p. 164 of the V9 manual.
1405 let Predicates = [HasV9] in {
1406   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
1407                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1408                    "fmovd $rs2, $rd", []>;
1409   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
1410                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1411                    "fmovq $rs2, $rd", []>,
1412                    Requires<[HasHardQuad]>;
1413   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
1414                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1415                    "fnegd $rs2, $rd",
1416                    [(set f64:$rd, (fneg f64:$rs2))]>;
1417   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
1418                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1419                    "fnegq $rs2, $rd",
1420                    [(set f128:$rd, (fneg f128:$rs2))]>,
1421                    Requires<[HasHardQuad]>;
1422   def FABSD : F3_3u<2, 0b110100, 0b000001010,
1423                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1424                    "fabsd $rs2, $rd",
1425                    [(set f64:$rd, (fabs f64:$rs2))]>;
1426   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
1427                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1428                    "fabsq $rs2, $rd",
1429                    [(set f128:$rd, (fabs f128:$rs2))]>,
1430                    Requires<[HasHardQuad]>;
1431 }
1432
1433 // Floating-point compare instruction with %fcc0-%fcc3.
1434 def V9FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1435                (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1436                "fcmps $rd, $rs1, $rs2", []>;
1437 def V9FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1438                 (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1439                 "fcmpd $rd, $rs1, $rs2", []>;
1440 def V9FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1441                 (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1442                 "fcmpq $rd, $rs1, $rs2", []>,
1443                  Requires<[HasHardQuad]>;
1444
1445 let hasSideEffects = 1 in {
1446   def V9FCMPES  : F3_3c<2, 0b110101, 0b001010101,
1447                    (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1448                    "fcmpes $rd, $rs1, $rs2", []>;
1449   def V9FCMPED  : F3_3c<2, 0b110101, 0b001010110,
1450                    (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1451                    "fcmped $rd, $rs1, $rs2", []>;
1452   def V9FCMPEQ  : F3_3c<2, 0b110101, 0b001010111,
1453                    (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1454                    "fcmpeq $rd, $rs1, $rs2", []>,
1455                    Requires<[HasHardQuad]>;
1456 }
1457
1458 // Floating point conditional move instrucitons with %fcc0-%fcc3.
1459 let Predicates = [HasV9] in {
1460   let Constraints = "$f = $rd", intcc = 0 in {
1461     def V9MOVFCCrr
1462       : F4_1<0b101100, (outs IntRegs:$rd),
1463              (ins FCCRegs:$cc, IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1464              "mov$cond $cc, $rs2, $rd", []>;
1465     def V9MOVFCCri
1466       : F4_2<0b101100, (outs IntRegs:$rd),
1467              (ins FCCRegs:$cc, i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1468              "mov$cond $cc, $simm11, $rd", []>;
1469     def V9FMOVS_FCC
1470       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1471              (ins FCCRegs:$opf_cc, FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1472              "fmovs$cond $opf_cc, $rs2, $rd", []>;
1473     def V9FMOVD_FCC
1474       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1475              (ins FCCRegs:$opf_cc, DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1476              "fmovd$cond $opf_cc, $rs2, $rd", []>;
1477     def V9FMOVQ_FCC
1478       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1479              (ins FCCRegs:$opf_cc, QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1480              "fmovq$cond $opf_cc, $rs2, $rd", []>,
1481              Requires<[HasHardQuad]>;
1482   } // Constraints = "$f = $rd", ...
1483 } // let Predicates = [hasV9]
1484
1485
1486 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
1487 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
1488 let rs1 = 0 in
1489   def POPCrr : F3_1<2, 0b101110,
1490                     (outs IntRegs:$rd), (ins IntRegs:$rs2),
1491                     "popc $rs2, $rd", []>, Requires<[HasV9]>;
1492 def : Pat<(ctpop i32:$src),
1493           (POPCrr (SRLri $src, 0))>;
1494
1495 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
1496  def MEMBARi : F3_2<2, 0b101000, (outs), (ins simm13Op:$simm13),
1497                     "membar $simm13", []>;
1498
1499 // The CAS instruction, unlike other instructions, only comes in a 
1500 // form which requires an ASI be provided. The ASI value hardcoded 
1501 // here is ASI_PRIMARY, the default unprivileged ASI for SparcV9.
1502 let Predicates = [HasV9], Constraints = "$swap = $rd", asi = 0b10000000 in
1503   def CASrr: F3_1_asi<3, 0b111100,
1504                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1505                                      IntRegs:$swap),
1506                  "cas [$rs1], $rs2, $rd",
1507                  [(set i32:$rd,
1508                      (atomic_cmp_swap_32 iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1509
1510
1511 // CASA is supported as an instruction on some LEON3 and all LEON4 processors.
1512 // This version can be automatically lowered from C code, selecting ASI 10
1513 let Predicates = [HasLeonCASA], Constraints = "$swap = $rd", asi = 0b00001010 in
1514   def CASAasi10: F3_1_asi<3, 0b111100,
1515                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1516                                      IntRegs:$swap),
1517                  "casa [$rs1] 10, $rs2, $rd",
1518                  [(set i32:$rd,
1519                      (atomic_cmp_swap_32 iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1520                  
1521 // CASA supported on some LEON3 and all LEON4 processors. Same pattern as
1522 // CASrr, above, but with a different ASI. This version is supported for
1523 // inline assembly lowering only. 
1524 let Predicates = [HasLeonCASA], Constraints = "$swap = $rd" in
1525   def CASArr: F3_1_asi<3, 0b111100,
1526                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1527                                      IntRegs:$swap, i8imm:$asi),
1528                  "casa [$rs1] $asi, $rs2, $rd", []>;
1529                 
1530 // TODO: Add DAG sequence to lower these instructions. Currently, only provided
1531 // as inline assembler-supported instructions. 
1532 let Predicates = [HasUMAC_SMAC], Defs = [Y, ASR18], Uses = [Y, ASR18] in {
1533   def SMACrr :  F3_1<2, 0b111111,
1534                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2, ASRRegs:$asr18),
1535                    "smac $rs1, $rs2, $rd",
1536                    [], IIC_smac_umac>;
1537
1538   def SMACri :  F3_2<2, 0b111111,
1539                   (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13, ASRRegs:$asr18),
1540                    "smac $rs1, $simm13, $rd",
1541                    [], IIC_smac_umac>;
1542                  
1543   def UMACrr :  F3_1<2, 0b111110,
1544                   (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2, ASRRegs:$asr18),
1545                    "umac $rs1, $rs2, $rd",
1546                    [], IIC_smac_umac>;
1547                  
1548   def UMACri :  F3_2<2, 0b111110,
1549                   (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13, ASRRegs:$asr18),
1550                    "umac $rs1, $simm13, $rd",
1551                    [], IIC_smac_umac>;
1552 }
1553
1554 let Defs = [ICC] in {
1555 defm TADDCC   : F3_12np<"taddcc",   0b100000>;
1556 defm TSUBCC   : F3_12np<"tsubcc",   0b100001>;
1557
1558 let hasSideEffects = 1 in {
1559   defm TADDCCTV : F3_12np<"taddcctv", 0b100010>;
1560   defm TSUBCCTV : F3_12np<"tsubcctv", 0b100011>;
1561 }
1562 }
1563
1564
1565 // Section A.43 - Read Privileged Register Instructions
1566 let Predicates = [HasV9] in {
1567 let rs2 = 0 in
1568   def RDPR : F3_1<2, 0b101010,
1569                  (outs IntRegs:$rd), (ins PRRegs:$rs1),
1570                  "rdpr $rs1, $rd", []>;
1571 }
1572
1573 // Section A.62 - Write Privileged Register Instructions
1574 let Predicates = [HasV9] in {
1575   def WRPRrr : F3_1<2, 0b110010,
1576                    (outs PRRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
1577                    "wrpr $rs1, $rs2, $rd", []>;
1578   def WRPRri : F3_2<2, 0b110010,
1579                    (outs PRRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
1580                    "wrpr $rs1, $simm13, $rd", []>;
1581 }
1582
1583 //===----------------------------------------------------------------------===//
1584 // Non-Instruction Patterns
1585 //===----------------------------------------------------------------------===//
1586
1587 // Small immediates.
1588 def : Pat<(i32 simm13:$val),
1589           (ORri (i32 G0), imm:$val)>;
1590 // Arbitrary immediates.
1591 def : Pat<(i32 imm:$val),
1592           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1593
1594
1595 // Global addresses, constant pool entries
1596 let Predicates = [Is32Bit] in {
1597
1598 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1599 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1600 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1601 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1602
1603 // GlobalTLS addresses
1604 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1605 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1606 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1607           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1608 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1609           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1610
1611 // Blockaddress
1612 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1613 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1614
1615 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1616 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1617 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1618 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1619                         (ADDri $r, tblockaddress:$in)>;
1620 }
1621
1622 // Calls:
1623 def : Pat<(call tglobaladdr:$dst),
1624           (CALL tglobaladdr:$dst)>;
1625 def : Pat<(call texternalsym:$dst),
1626           (CALL texternalsym:$dst)>;
1627
1628 // Map integer extload's to zextloads.
1629 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1630 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1631 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1632 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1633 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1634 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1635
1636 // zextload bool -> zextload byte
1637 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1638 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1639
1640 // store 0, addr -> store %g0, addr
1641 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1642 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1643
1644 // store bar for all atomic_fence in V8.
1645 let Predicates = [HasNoV9] in
1646   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1647
1648 // atomic_load addr -> load addr
1649 def : Pat<(i32 (atomic_load_8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1650 def : Pat<(i32 (atomic_load_8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1651 def : Pat<(i32 (atomic_load_16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1652 def : Pat<(i32 (atomic_load_16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1653 def : Pat<(i32 (atomic_load_32 ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1654 def : Pat<(i32 (atomic_load_32 ADDRri:$src)), (LDri ADDRri:$src)>;
1655
1656 // atomic_store val, addr -> store val, addr
1657 def : Pat<(atomic_store_8 ADDRrr:$dst, i32:$val), (STBrr ADDRrr:$dst, $val)>;
1658 def : Pat<(atomic_store_8 ADDRri:$dst, i32:$val), (STBri ADDRri:$dst, $val)>;
1659 def : Pat<(atomic_store_16 ADDRrr:$dst, i32:$val), (STHrr ADDRrr:$dst, $val)>;
1660 def : Pat<(atomic_store_16 ADDRri:$dst, i32:$val), (STHri ADDRri:$dst, $val)>;
1661 def : Pat<(atomic_store_32 ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1662 def : Pat<(atomic_store_32 ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1663
1664 // extract_vector
1665 def : Pat<(extractelt (v2i32 IntPair:$Rn), 0),
1666           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_even))>;
1667 def : Pat<(extractelt (v2i32 IntPair:$Rn), 1),
1668           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_odd))>;
1669
1670 // build_vector
1671 def : Pat<(build_vector (i32 IntRegs:$a1), (i32 IntRegs:$a2)),
1672           (INSERT_SUBREG
1673             (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)), (i32 IntRegs:$a1), sub_even),
1674             (i32 IntRegs:$a2), sub_odd)>;
1675
1676
1677 include "SparcInstr64Bit.td"
1678 include "SparcInstrVIS.td"
1679 include "SparcInstrAliases.td"